doc/crypto/OPENSSL_ia32cap.pod

   1 =pod
   2
   3 =head1 NAME
   4
   5 OPENSSL_ia32cap, OPENSSL_ia32cap_loc - the IA-32 processor capabilities vector
   6
   7 =head1 SYNOPSIS
   8
   9  unsigned int *OPENSSL_ia32cap_loc(void);
  10  #define OPENSSL_ia32cap ((OPENSSL_ia32cap_loc())[0])
  11
  12 =head1 DESCRIPTION
  13
  14 Value returned by OPENSSL_ia32cap_loc() is address of a variable
  15 containing IA-32 processor capabilities bit vector as it appears in
  16 EDX:ECX register pair after executing CPUID instruction with EAX=1
  17 input value (see Intel Application Note #241618). Naturally it's
  18 meaningful on x86 and x86_64 platforms only. The variable is normally
  19 set up automatically upon toolkit initialization, but can be
  20 manipulated afterwards to modify crypto library behaviour. For the
  21 moment of this writing following bits are significant:
  22
  23 =over
  24
  25 =item bit #4 denoting presence of Time-Stamp Counter.
  26
  27 =item bit #19 denoting availability of CLFLUSH instruction;
  28
  29 =item bit #20, reserved by Intel, is used to choose among RC4 code paths;
  30
  31 =item bit #23 denoting MMX support;
  32
  33 =item bit #24, FXSR bit, denoting availability of XMM registers;
  34
  35 =item bit #25 denoting SSE support;
  36
  37 =item bit #26 denoting SSE2 support;
  38
  39 =item bit #28 denoting Hyperthreading, which is used to distinguish
  40 cores with shared cache;
  41
  42 =item bit #30, reserved by Intel, denotes specifically Intel CPUs;
  43
  44 =item bit #33 denoting availability of PCLMULQDQ instruction;
  45
  46 =item bit #41 denoting SSSE3, Supplemental SSE3, support;
  47
  48 =item bit #43 denoting AMD XOP support (forced to zero on non-AMD CPUs);
  49
  50 =item bit #54 denoting availability of MOVBE instruction;
  51
  52 =item bit #57 denoting AES-NI instruction set extension;
  53
  54 =item bit #58, XSAVE bit, lack of which in combination with MOVBE is used
  55 to identify Atom Silvermont core;
  56
  57 =item bit #59, OSXSAVE bit, denoting availability of YMM registers;
  58
  59 =item bit #60 denoting AVX extension;
  60
  61 =item bit #62 denoting availability of RDRAND instruction;
  62
  63 =back
  64
  65 For example, in 32-bit application context clearing bit #26 at run-time
  66 disables high-performance SSE2 code present in the crypto library, while
  67 clearing bit #24 disables SSE2 code operating on 128-bit XMM register
  68 bank. You might have to do the latter if target OpenSSL application is
  69 executed on SSE2 capable CPU, but under control of OS that does not
  70 enable XMM registers. Even though you can manipulate the value
  71 programmatically, you most likely will find it more appropriate to set
  72 up an environment variable with the same name prior starting target
  73 application, e.g. on Intel P4 processor 'env OPENSSL_ia32cap=0x16980010
  74 apps/openssl', or better yet 'env OPENSSL_ia32cap=~0x1000000
  75 apps/openssl' to achieve same effect without modifying the application
  76 source code. Alternatively you can reconfigure the toolkit with no-sse2
  77 option and recompile.
  78
  79 Less intuitive is clearing bit #28. The truth is that it's not copied
  80 from CPUID output verbatim, but is adjusted to reflect whether or not
  81 the data cache is actually shared between logical cores. This in turn
  82 affects the decision on whether or not expensive countermeasures
  83 against cache-timing attacks are applied, most notably in AES assembler
  84 module.
  85
  86 The capability vector is further extended with EBX value returned by
  87 CPUID with EAX=7 and ECX=0 as input. Following bits are significant:
  88
  89 =over
  90
  91 =item bit #64+3 denoting availability of BMI1 instructions, e.g. ANDN;
  92
  93 =item bit #64+5 denoting availability of AVX2 instructions;
  94
  95 =item bit #64+8 denoting availability of BMI2 instructions, e.g. MULX
  96 and RORX;
  97
  98 =item bit #64+16 denoting availability of AVX512F extension;
  99
 100 =item bit #64+18 denoting availability of RDSEED instruction;
 101
 102 =item bit #64+19 denoting availability of ADCX and ADOX instructions;
 103
 104 =item bit #64+29 denoting availability of SHA extension;
 105
 106 =item bit #64+30 denoting availability of AVX512BW extension;
 107
 108 =item bit #64+31 denoting availability of AVX512VL extension;
 109
 110 =back
 111
 112 To control this extended capability word use ':' as delimiter when
 113 setting up OPENSSL_ia32cap environment variable. For example assigning
 114 ':~0x20' would disable AVX2 code paths, and ':0' - all post-AVX
 115 extensions.
 116
 117 It should be noted that whether or not some of the most "fancy"
 118 extension code paths are actually assembled depends on current assembler
 119 version. Base minimum of AES-NI/PCLMULQDQ, SSSE3 and SHA extension code
 120 paths are always assembled. Besides that, minimum assembler version
 121 requirements are summarized in below table:
 122
 123    Extension   | GNU as | nasm   | llvm
 124    ------------+--------+--------+--------
 125    AVX         | 2.19   | 2.09   | 3.0
 126    AVX2        | 2.22   | 2.10   | 3.1
 127    AVX512      | 2.25   | 2.11.8 | 3.6
 128
 129 =head1 COPYRIGHT
 130
 131 Copyright 2004-2016 The OpenSSL Project Authors. All Rights Reserved.
 132
 133 Licensed under the OpenSSL license (the "License").  You may not use
 134 this file except in compliance with the License.  You can obtain a copy
 135 in the file LICENSE in the source distribution or at
 136 L<https://www.openssl.org/source/license.html>.
 137
 138 =cut